[更新] 最先端プロセスノードまとめ TSMC Samsung Intel 14nm、10nm、7nm、6nm、5nm、4nm、3nmのまとめ
TSMC N6、N5、N5P、N4、N3
・N6 → N7、N7Pの設計を流用可能かつ5層にEUV適用(N7+ 4層にEUV適用)
・N5 → N7比で15%の性能向上 or 30%の省電力化 15層にEUV適用済み
・N5P → N5比で5%の性能向上 or 10%の省電力化(2020/8/25 時点)
・N4 → 性能については現時点では不明
・N3 → FinFETで製造、N5比で15%の性能向上 or 30%の省電力化(2020/11/28時点 最大20層 EUV適用)
5nmの受注80%?をAppleが占める
3nmも先行でappleが予約済み
2nmも予約か？
EUVは最先端プロセスで用いる場合、TSMCが唯一、ドライエッジングで製造しており、薬品の塗布、除去工程を最小化し、コスト、生産性共にトップクラスと思われる。(個人調べにつき、違う可能性あり)
また、ArF液浸マルチパターニング箇所をEUVへ変更することにより、従来のパターニングがシングルで済むのも大きく、4回パターニングしている箇所の場合、EUV化で4分の1へ短縮される。
Samsung 5LPE、4LPE、3GAE
・5LPE → 7LPP比でで10%の性能向上 or 20%の省電力化
・4LPE→ スキップ?
TSMC 10nmスキップの逆版?
(当時のSamsung 10nmを超えるべく10nmスキップし7nmへ移行した)
・3nm → GAAFETで製造、新EUV導入? ASML EUV NA(開口)0.55
Intel 14nm 14nm+ 14nm++ 14nm+++ 14nm++++ 10nm Nanoribbon Transistor
・14nm(BDW) → 14nm+(SKL)で5.5% 14nm++(KBL)で3.8% 14nm+++(CFL)で5.8% 14nm++++(CPX)で5.9%の性能向上 (やることが・・ やることが多い・・！)
・10nm SuperFin → 10nm比で18%の性能向上
・Nanoribbon Transistor → 性能については現時点では不明 Intel最後の飛躍的技術進歩？
各プロセスノードごとのトランジスタ密度
・TSMC
・Samsung
・intel
総評: やったれTSMC がんばれSamsung 負けるなIntel
(intelさん早く7nmとNanoribbon Transistor出して下さい・・・)
ソース: Samsung to Reportedly Skip the 4nm Process; Will Make a Jump Directly From 5nm to 3nm (wccftech.com)
ソース: Samsung’s 5nm LPE Node in Production, With 20 Percent Power Efficiency Said in Tow; New Mobile SoCs Expected Very Soon (wccftech.com)
ソース: Samsung 5 nm and 4 nm Update (wikichip.org)
ソース: ASML Q4: NXE:3400C Machines Ramp; Strong Growth Due to EUV in 2020 (wikichip.org)
ソース: TSMC N7+ EUV Process Starts Shipping (wikichip.org)
ソース: Samsung Starts Mass Production at V1: A Dedicated EUV Fab for 7nm, 6nm, 5nm, 4nm, 3nm Nodes (anandtech.com)
ソース: Intel’s 11th Gen Core Tiger Lake SoC Detailed: SuperFin, Willow Cove and Xe-LP (anandtech.com)
ソース: Intel to use Nanowire/Nanoribbon Transistors in Volume ‘in Five Years’ (anandtech.com)
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